prymitywy Xilinx IDDR

Xilinx Iddr Primitives

OPPOSITE_EDGE Tryb
Tradycyjne rozwiązanie wejściowe DDR lub tryb OPPOSITE_EDGE jest realizowane przez pojedyncze wejście w module ILOGIC. Dane są dostarczane do układu logicznego FPGA przez wyjście Q1 na zboczu narastającym zegara, a do układu logicznego FPGA przez wyjście Q2 przy zboczu opadającym zegara. Struktura ta jest podobna do implementacji FPGA Virtex-6. Rysunek 1 przedstawia schemat czasowy wejścia DDR w trybie OPPOSITE_EDGE.

SAME_EDGE Tryb
W trybie SAME_EDGE dane są prezentowane w układzie logicznym FPGA na tym samym zboczu zegara. Struktura ta jest podobna do implementacji FPGA Virtex-6.
Rysunek 2 przedstawia schemat czasowy wejścia DDR w trybie SAME_EDGE. Na wykresie czasowym pary wyjść Q1 i Q2 nie są już (0) i (1). Natomiast pierwsza para przedstawia Q1 (0) i Q2 (nie obchodzi mnie), a następnie następna para cykli zegara (1) i (2).

SAME_EDGE_PIPELINED Tryb
W trybie SAME_EDGE_PIPELINED dane są prezentowane w układzie logicznym FPGA na tym samym zboczu zegara.
W przeciwieństwie do trybu SAME_EDGE, pary danych nie są oddzielane jednym cyklem zegara. Jednak wymagane jest dodatkowe opóźnienie zegara, aby wyeliminować efekt separacji trybu SAME_EDGE. Rysunek 3 przedstawia schemat czasowy wejścia DDR w trybie SAME_EDGE_PIPELINED. Pary wyjściowe Q1 i Q2 są jednocześnie dostarczane do układu logicznego FPGA.